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ooCHIPoo 發表於 2019-12-19 04:50 PM

VHDL程式問題

不好意思請問一下... 不知道有沒有人知道(a)題目的VHDL程式碼該怎麼寫!!{:51:}
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Bania 發表於 2020-1-15 01:39 PM

我來幫你起頭好了

library ieee;
use ieee.std_logic_1164.all;

entity RAM is
           port(             );
end RAM;

architecture behave of RAM is
begin
           process(s)

            end process;
end behave;

裡面較要靠你自己了